DDR3? Meglio delle DDR2, ma perchè?

[Chicco85]

Non lo fanno mica apposta eh

L'architettura sarà diversa e la gestione dei trasferimenti rispetto al clock sarà presumibilmente diversa.
Non ho ancora guardato le specifiche ma non le avrebbero chiamate DDR3

Appena ho tempo dò una lettura

Esatto...

Io quanto so me l'ha detto Yoss riferendosi alle GDDR3, non credo (o meglio spero) ci siano differenze fondanti con le DDR3 (a parte voltaggi d'esercizio e ampiezza bus).

Tuttavia forse differenze ci sono, guardando i dati che riporta Elpida (non mi tornano i conti sul clock delle DDR3):

DDR3 SDRAM

Poi ci sarebbe questo articolo, ma è decisamente molto al di fuori delle mie possibilità di comprensione (a parte qualche passaggio):

Core architecture doubles mem data rate (pdf)

Edit: a ciò si deve aggiungere che nuove memorie, significano nuovi memory controller. Per cui nuovi chipset per Intel e nuove cpu per AMD.

Edit2: no, la cosa del clock menzionato da elpida torna se si considera il prefetch bit width del doppio rispetto alle DDR2 (se non sbaglio)

[swarzy85]

Edit2: no, la cosa del clock menzionato da elpida torna se si considera il prefetch bit width del doppio rispetto alle DDR2 (se non sbaglio)

Yes, esatto

Comunque l'articolo non è semplicissimo.
Se uno non sa come avviene la fase di acquisizione (fetch) ed il coordinamento tra il clock e l'immissione dei dati sul bus ci capisce poco.

Non mi è tutto chiaro.
Mi son stampato l'articolo. Domani me lo leggo con calma all'università perchè non è assolutamente semplice.
Mi sa che devo chiedere help a Yoss

[giampa]

mito Yoss ma che fine ha fatto ?

[Chicco85]

Infatti io non la so...

Capisco solo la prima colonna (o quasi... )

mito Yoss ma che fine ha fatto ?

A quanto ne so è un pò preso dai molti impegni...

[swarzy85]

Eh boh, starà lavorando su un progetto ambizioso e complicato di cui mi parlò tempo fa.

Comunque in questa settimana lo contatto perchè ora, forse, finalmente sarò in grado di comprendere il 25% di quello che dice

[swarzy85]

Infatti io non la so...

Capisco solo la prima colonna (o quasi... )



A quanto ne so è un pò preso dai molti impegni...

E non vai affatto male

Non sperare di giustificarti i valori delle resistenze o delle tensioni applicate sulle linee

[Chicco85]

E non vai affatto male

Non sperare di giustificarti i valori delle resistenze o delle tensioni applicate sulle linee

No, io mi sono proprio fermato alla prima colonna, non oso andare oltre...

La figura a fianco l'ho guardata e mi è venuta acidità di stomaco...

[swarzy85]

No, io mi sono proprio fermato alla prima colonna, non oso andare oltre...

La figura a fianco l'ho guardata e mi è venuta acidità di stomaco...

Appena ho tempo ti passo un pò di pagine del mio quaderno di elettronica passate allo scanner in cui è riassunto uno schema di base di una memoria SDRAM.
Così puoi farti un'idea generale sull'accesso alle parole di memoria

Non mi va di far promesse che non posso mantenere perchè il progetto è ambizioso ma potrei cercare di fare una guida sul funzionamento dei transistor e delle celle di memoria

[Chicco85]

Qualcosa ho fatto alle superiori, ma puoi immaginare il livello infimo...

Comunque grazie!

[v_parrello]

Comunque, da quello che si capisce a quest'ora tarda dall'articolo che avete segnalato, è confermato che il principio concettuale rimane uguale a quello che ha caratterizzato il passaggio da DDR a DDR2. Con lo schema successivo spiego cosa voglio dire:


Dalla schematizzazione precedente si capisce come con lo stesso clock riesco a spostare una quantità doppia di dati nelle DDR3 rispetto alla DDR2.
Inoltre è migliorata l'elettronica con cui sono costruite le RAM consentendo di abbassare il voltaggio dei segnali di I/O e questo si traduce con un più basso consumo legato alle minori tensioni di esercizio.
Hanno introdotto una ODT dinamica che varia in funzione della condizione di utilizzo delle RAM (attualmente il valore dell'ODT nelle DDR2 è statico e rimane fisso al variare delle condizioni di utilizzo), consentendo una riduzione dei disturbi sul bus dati/segnali in funzione della condizione di utilizzo.
Ancora hanno introdotto un nuovo circuito per la calibrazione più precisa delle varie della resistenza di terminazione (ODT) e dei segnali di uscita, otttenendo così un migliore interfacciamento "elettrico" delle memorie con il sistema in cui verranno utilizzate al fine di minimizzare i disturbi elettrici che genrano rumore e corrompono i dati che viaggiano sul bus (mi scuso con i puristi ma ho riportato i concetti espressi nell'articolo nel modo più semplice possibile rischiando di dire delle cose non proprio precise).